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Moteur de recherche d'offres d'emploi CEA

Evaluation de la sécurité d'une mémoire cache L1 sécurisée H/F


Détail de l'offre

Informations générales

Entité de rattachement

Le Commissariat à l'énergie atomique et aux énergies alternatives (CEA) est un organisme public de recherche.

Acteur majeur de la recherche, du développement et de l'innovation, le CEA intervient dans le cadre de ses quatre missions :
. la défense et la sécurité
. l'énergie nucléaire (fission et fusion)
. la recherche technologique pour l'industrie
. la recherche fondamentale (sciences de la matière et sciences de la vie).

Avec ses 16000 salariés -techniciens, ingénieurs, chercheurs, et personnel en soutien à la recherche- le CEA participe à de nombreux projets de collaboration aux côtés de ses partenaires académiques et industriels.  

Référence

2019-10798  

Description de l'unité

Le LSOSP, Laboratoire sécurité des objets et des systèmes physiques, mène des activités de R&D dans le domaine des technologies de sécurité et de protection de la vie privée. Il analyse et caractérise les risques auxquels sont soumis les systèmes électroniques et les composants ; il conçoit des contremesures s'appuyant notamment sur des techniques cryptographiques mais
aussi sur des modifications dans l'architecture des systèmes pour intégrer les technologies nécessaires (composants, codes embarqués, interfaces ou protocoles de communications...). Il caractérise l'efficacité des contremesures intégrées dans des composants, des objets (communicants) et des systèmes cyberphysiques afin de résister aux attaques au niveau de leur structure, de leurs fonctions ou de leur utilisation.

Description du poste

Domaine

Mathématiques, information  scientifique, logiciel

Contrat

Stage

Intitulé de l'offre

Evaluation de la sécurité d'une mémoire cache L1 sécurisée H/F

Sujet de stage

Le stage porte sur la sécurisation des microarchitectures des processeurs.

Durée du contrat (en mois)

6

Description de l'offre

Les mémoires caches sont devenues au fils des années indispensables aux performances et à l'efficacité énergétique des processeurs. Les variations des temps d'accès (cache hit ou cache miss) inhérentes à ces mémoires peuvent malheureusement révéler des motifs d'accès mémoires et dans certains cas causer la fuite de données extrêmement critiques [1]. A titre d’exemple, les fameuses attaques Spectre et Meltdown qui ont marqué le début de l’année 2018 sont rendues possibles en partie par une vulnérabilité au niveau des caches.

Le CEA LETI et l’IRT Nanoelec à travers le projet Nanotrust repense la sécurité des processeurs et développe une architecture de processeur sécurisée basée sur le jeu d’instruction RISC-V. Durant un premier stage, une implémentation en VHDL d’une solution d’adressage dynamique du cache L1, brevetée par l’équipe Nanotrust, a été réalisée. Ainsi qu’une évaluation de performance de la même solution dans un simulateur RISCV Spike. Dans ce stage, qui constitue une continuité de ces travaux, l’accent sera mis sur l’évaluation de la sécurité de cette implémentation et la réalisation d’un démonstrateur qui scénarise une attaque de cache timing. Pour ce faire, le stage est organisé de la manière suivante :

  • Prise en main de la solution d’adressage dynamique du cache L1 et son implémentation VHDL.
  • Une réflexion sur l’optimisation de l’implémentation existante (debug, timing, surface, …).
  • Interfaçage du module « secure cache » (cache + contremesure) avec un cœur RISC V.
  • Evaluation des performances et de la sécurité de la solution cache L1 sécurisée.
  • Réalisation d’un démonstrateur

 Vous pouvez transmettre votre candidature directement à M. Mustapha EL MAJIHI: Mustapha.elmajihi@cea.fr

References
[1] HE, Zecheng et LEE, Ruby B. How secure is your cache against side-channel attacks?. In : Proceedings of the 50th Annual IEEE/ACM International Symposium on Microarchitecture. ACM, 2017. p. 341-353.

 

Moyens / Méthodes / Logiciels

VHDL, Verilog, SyctemVerilog, Python

Profil du candidat

Le candidat recherché devra avoir de bonnes compétences en conception matérielle (VHDL, Verilog ou SystemVerilog) et quelques bases en architecture des processeurs, notamment des caches.

Localisation du poste

Site

Grenoble

Localisation du poste

France, Auvergne-Rhône-Alpes, Isère (38)

Ville

Grenoble

Critères candidat

Diplôme préparé

Bac+5 - Diplôme École d'ingénieurs

Formation recommandée

École d'ingénieur ou M2

Possibilité de poursuite en thèse

Non

Demandeur

Disponibilité du poste

01/02/2020