Pause
Lecture
Moteur de recherche d'offres d'emploi CEA

Evaluation des performances d'un cache de données haute-performance pour des cœurs RISC-V H/F


Vacancy details

General information

Organisation

The French Alternative Energies and Atomic Energy Commission (CEA) is a key player in research, development and innovation in four main areas :
• defence and security,
• nuclear energy (fission and fusion),
• technological research for industry,
• fundamental research in the physical sciences and life sciences.

Drawing on its widely acknowledged expertise, and thanks to its 16000 technicians, engineers, researchers and staff, the CEA actively participates in collaborative projects with a large number of academic and industrial partners.

The CEA is established in ten centers spread throughout France
  

Reference

2022-23174  

Description de l'unité

Le Laboratoire Systèmes-sur-puce et Technologies Avancées (LSTA) a pour mission d'étudier, concevoir et implémenter des architectures multicœurs et des accélérateurs haute performance. Il exploite pour cela les dernières technologies avancées disponibles : CMOS jusqu'au noeud 7nm, intégration 2.5D/3D, mémoires non-volatiles, ainsi que des puces FPGA. Les domaines applicatifs des architectures développées sont ceux du calcul haute-performance (HPC – High Performance Computing), de l'intelligence artificielle (IA) et du quantique (contrôle numérique de circuits quantiques CMOS).

Position description

Category

Micro and nano technologies

Contract

Internship

Job title

Evaluation des performances d'un cache de données haute-performance pour des cœurs RISC-V H/F

Subject

La mission du stage est d'évaluer les performances d'un cache de données haute-performance pour des coeurs RISC-V.

Les objectifs sont :
(1) porter des applications sur étagère ou développer des nouvelles pour l'évaluation de performances (« benchmarks ») ;
(2) évaluer les performances du cache ainsi que sa surface en faisant des synthèses dans des technologies silicium avancées pour le domaine du HPC, dont nous avons accès au CEA (22nm ou 7nm), ainsi que sur FPGA;
(3) identifier les goulots d'étranglement dans l'architecture du cache;
(4) proposer voire implémenter des améliorations dans la description matérielle du cache.

Contract duration (months)

6

Job description

L’Europe, dans un souci de souveraineté, impulse via différents financements et projets, le développement de micro-processeurs européens. La création du jeu d’instructions RISC-V, à licence ouverte, a permis à plusieurs compagnies et instituts européens d’implémenter de micro-processeurs sans avoir à payer de redevances à d’autres compagnies (souvent non-européens). Beaucoup de travail reste à faire afin que ces micro-processeurs puissent atteindre les performances requises par certaines applications, notamment dans le domaine du calcul haute performance (ou « HPC » en anglais). Les mémoires caches font partie des composant à améliorer dans ces processeurs européens. Les micro-processeurs actuels implémentent des « hiérarchies mémoire » complexes avec plusieurs niveaux de mémoire cache entre les cœurs de calcul et la mémoire vive. Les caches permettent de réduire le temps d’accès moyen à la mémoire, ainsi que la consommation énergétique, en évitant d’accéder régulièrement la mémoire vive (3-4 ordres de magnitude plus lentes que les caches) qui se trouve généralement à l’extérieur de la puce du micro-processeur.

Le laboratoire LSTA du CEA Grenoble a une longue expérience dans la réalisation de mémoires cache et la conception de micro-processeurs multicœurs pour le domaine du HPC. Pour cela, nous avons développé un cache de données de premier niveau (ou « L1 data-cache ») compatible avec le jeu d’instruction RISC-V. Ce cache a été conçu pour atteindre des performances élevées dans un contexte HPC. Le CEA, dans sa mission de contribuer à la compétitivité des compagnies françaises et européennes, propose la description matérielle (en langage SystemVerilog) de ce cache en licence ouverte.

L’objectif principal du stage est d’évaluer les performances de ce cache. Pour le faire, le stagiaire devra :

  1. porter des applications sur étagère ou développer des nouvelles pour l’évaluation de performances (« benchmarks ») ;
  2. évaluer les performances du cache ainsi que sa surface en faisant des synthèses dans des technologies silicium avancées pour le domaine du HPC, dont nous avons accès au CEA (22nm ou 7nm), ainsi que sur FPGA.
  3. identifier les goulots d’étranglement dans l’architecture du cache
  4. proposer voire implémenter des améliorations dans la description matérielle du cache.

Pendant le stage, le candidat aura l’occasion d’acquérir/approfondir les compétences suivantes :

  • Architecture des ordinateurs, processeurs RISC-V et systèmes mémoire ;
  • Langage de description matérielle (SystemVerilog) et simulateurs (QuestaSim) ;
  • Flot de synthèse pour circuit intégré (« ASIC ») et FPGA ;
  • Portage et développement d’applications (principalement en langage C) ;
  • Automatisation de tests et de l’analyse des résultats.

Le candidat sera accueilli au sein d’une équipe de chercheurs multidisciplinaire (expertise en développement matériel et logiciel).

Methods / Means

Simulation RTL; Évaluation des performances; Implémentation RTL; Conception de circuits numériques

Applicant Profile

Étudiant de 5ème année d’école d’ingénieur ou niveau master 2 ayant de bases en architecture de processeurs et des connaissances sur un langage de description matérielle (VHDL ou SystemVerilog) et en programmation (de préférence en langage C/C++).

Position location

Site

Grenoble

Job location

France, Auvergne-Rhône-Alpes, Isère (38)

Location

  Grenoble

Candidate criteria

Prepared diploma

Bac+5 - Master 2

Recommended training

Eléctronique/informatique

PhD opportunity

Oui

Requester

Position start date

01/02/2023