Aujourd’hui, les technologies CMOS PDSOI (PD : partially depleted, SOI : Silicon on Isulator) sont largement déployées dans l’industrie. Elles sont notamment utilisées pour certains composants tels que les switches RF d’un smartphone. Ces technologies CMOS PDSOI ont la particularité de disposer d’un oxyde enterré sous les transistors. Pour les fabriquer, on utilise des substrats spécifiques (substrat SOI). Cet oxyde isole ainsi les transistors du substrat de silicium introduisant deux avantages majeurs. D’une part, cet oxyde enterré réduit un certain nombre de capacités parasites, et d’autre part, cela permet de rendre ces technologies parfaitement compatibles avec l’utilisation de substrats silicium de forte résistivité. Ces substrats permettent de réduire drastiquement les pertes à haute fréquence.

Comme pour toutes les technologies intégrées, la conception de circuits nécessite d’avoir accès à des modèles de chaque composant. Actuellement, les industriels utilisent des modèles tels que le modèle standard PSP, conçu pour les transistor MOS classique, pour émuler le comportement d’un transistor PDSOI. Cependant, cela n’est pas satisfaisant car une partie du comportement des transistors est mal modélisée, le besoin en modèle de dernière génération est significatif.

L’objectif du stage est de contribuer aux développements initiés au sein du laboratoire de simulation et de modélisation. Pour ce faire, le candidat sera amené à déterminer une solution explicite du potentiel de surface des transistors PDSOI, en se basant sur la physique du composant et sur des simulations numériques qui serviront de référence. Ce modèle devra en particulier être à même de prendre en considération les effets apparaissant dans les transistors de faibles longueurs de grille et dans les transistors étroits, et devra décrire de façon robuste et précise les possibles transitions entre les plages de polarisation sur lesquelles le transistor passe d’un régime partiellement déserté à un régime totalement déserté.