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Moteur de recherche d'offres d'emploi CEA

Stage - Modélisation des composants de la hiérarchie de la mémoire pour l'analyse du temps pire-cas H/F


Détail de l'offre

Informations générales

Entité de rattachement

Le Commissariat à l'énergie atomique et aux énergies alternatives (CEA) est un organisme public de recherche.

Acteur majeur de la recherche, du développement et de l'innovation, le CEA intervient dans le cadre de ses quatre missions :
. la défense et la sécurité
. l'énergie nucléaire (fission et fusion)
. la recherche technologique pour l'industrie
. la recherche fondamentale (sciences de la matière et sciences de la vie).

Avec ses 16000 salariés -techniciens, ingénieurs, chercheurs, et personnel en soutien à la recherche- le CEA participe à de nombreux projets de collaboration aux côtés de ses partenaires académiques et industriels.  

Référence

2022-24934  

Description du poste

Domaine

Systèmes d'information

Contrat

Stage

Intitulé de l'offre

Stage - Modélisation des composants de la hiérarchie de la mémoire pour l'analyse du temps pire-cas H/F

Sujet de stage

Ce stage s'intéresse aux composants de la hiérarchie mémoire dans le cadre de l'analyse WCET. En tant que tel, l'objectif est de développer, en utilisant des méthodes formelles, une infrastructure (comprenant des simulateurs et des analyseurs spécialisés) de hiérarchies de caches de données et de l'utiliser pour prouver des propriétés sur le comportement temporel. Deux types de propriétés présentent un intérêt, les anomalies temporelles et les delais dus aux interférences de la mémoire. Plus précisément, on considère une hiérarchie de caches de données L1 (privés) et L2 (partagés), comme on en trouve dans les architectures multi-cœurs standard. Le système de mémoire de données proposé pourrait être dérivé de conceptions HDL existantes (par exemple en VHDL, Verilog) ou autres et le développement devrait être effectué à l'aide de langages formels.

Durée du contrat (en mois)

6

Description de l'offre

Les domaines d'application critiques, tels que l'automobile ou l'avionique, exigent de solides garanties en ce qui concerne tant leur fonctionnalité que leur comportement temporel.

En ce qui concerne l'aspect temporel, le dépassement d'une échéance par exemple, peut entraîner de graves dysfonctionnements.

Il est donc impératif de calculer des bornes de temps sûres et précises pour ces systèmes critiques. Un type d'analyse spécialisé, appelé l’analyse du temps d'exécution pire-cas (en anglais Worst-Case Execution Time, WCET), vise à trouver des bornes sûres et précises au pire temps d'exécution possible d'une application tournant sur une architecture donnée.

Ainsi, les caractéristiques de l'application et du matériel considéré (avec les pipelines, les composants du système de mémoire, les bus de communication) doivent être prises en compte pour établir le comportement temporel des systèmes critiques susmentionnés.

L'objectif de ce stage est principalement de:

"Développer, en utilisant des méthodes formelles, une infrastructure (comprenant des simulateurs et des analyseurs spécialisés) de hiérarchies de caches de données et de l'utiliser pour prouver des propriétés sur le comportement temporel. "

La hiérarchie de la mémoire considérée se compose de caches de données L1 (privés) et L2 (partagés), comme on en trouve dans les architectures multi-cœurs standard.

Il y a un degré de liberté, basé sur les intérêts du/de la candidat(e) et un financement de thèse est également disponible sur un sujet similaire, celui de la modélisation formelle du matériel pour l'analyse du temps pire-cas.

Profil du candidat

Étudiant en ingénierie informatique (dernière année) ou étudiant en Master2.


- Connaissance de l'architecture des systèmes et des langages HDL pour le design matériel


- Connaissance/intérêt pour les méthodes formelles et les techniques de simulation/vérification.

Localisation du poste

Site

Saclay

Ville

  Palaiseau

Demandeur

Disponibilité du poste

16/02/2023