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Référence
2026-41327
Sécurisation du processeur d'application CVA6 avec HPDCACHE par technique de segmentation
La sécurité des processeurs d’applications est devenue un enjeu majeur depuis la démonstration en 2019 d’attaques (Spectre [1], Meltdown [2]) exploitant des vulnérabilités de la microarchitecture dont les hiérarchies mémoires. L’OpenHW Group [3] développe des processeurs RISC-V OpenSource dont le CVA6 [4]. Le CEA et l’INRIA ont contribué à l’amélioration de ce processeur via un cache de données haute performance, le HPDCache [5]. L’objectif du stage est d’étudier la sécurisation de l’architecture CVA6 avec HPDCache contre les attaques visant la microarchitecture, précisément les caches. Les attaques dites par « cache-timing » exploitent les différences de temps induites pour l’utilisation d’un cache pour apprendre des informations sur les données manipulées. Ce principe est au cœur des attaques Prime+Probe, Spectre, Meltdown et d’autres plus récentes comme Downfall et Inception. L’attaque est possible lorsqu’un des éléments de la microarchitecture est partagé avec d’autres processus que celui qui manipule les données sensibles.
Le partitionnement du cache pour éviter l’accès à un processus malveillant à des informations corrélées aux données sensibles est une approche efficace. Ainsi, le stage se décomposera en deux phases : une analyse de l’état de l’art des techniques de partitionnement de caches afin d’identifier la technique la plus pertinente (au sens des critères de performances et empreinte matérielle) pour l’architecture CVA6 avec HPDCache. Le/la candidat(e) mettra en œuvre ensuite la solution sur FPGA et réalisera les tests de fonctionnalités ainsi qu’une mesure des différences de performances et d’empreintes matérielles avec et sans partitionnement. Il est envisagé de mettre en Opensource via l’OpenHW Group la solution développée.
Le stage se déroulera au laboratoire TIMA et sera co-dirigé par le CEA Grenoble. Le/la candidat(e) sera encadrée par l’équipe Inria MADMAX au sein du TIMA à l’origine du HPDCache et par le CESTI LETI, centre d’évaluation de la sécurité des technologies d’information agréée par l’ANSSI.
Le/la candidat(e) a un profil Master 2 ou dernière année d’école d’ingénieur spécialisée dans les systèmes embarqués. Le/la candidat(e) doit avoir des compétences en design matériel (RTL). L’autonomie et la rigueur sont également des attributs pour le/la candidat(e) recherché(e). Une première expérience et/ou un fort intérêt pour les architectures RISC-V et/ou la sécurité matérielle sera appréciée.
Contacts :
· Cesar Fuguet, Chargé de recherche Inria / TIMA, cesar.fuguet@univ-grenoble-alpes.fr
· Mikael Carmona, Responsable du Service Sécurité Matérielle, CEA-LETI, 07 86 86 15 21, mikael.carmona@cea.fr
[1] https://spectreattack.com/spectre.pdf
[2] https://meltdownattack.com/meltdown.pdf
[3] https://openhwfoundation.org/
[4] https://docs.openhwgroup.org/projects/cva6-user-manual/
[5] https://github.com/openhwgroup/cv-hpdcache
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